Tony Hemmelgarn noterar vidare i sitt inlägg att användningen av AI är uppenbart nyttig med nya verktyg och möjligheter för Siemens kunder:
”Det handlar i detta om möjligheter kring sånt som annars inte varit genomförbart. Men ofta är tillämpningen av AI under ytan i stort sett osynlig för användaren. Vårt förhållningssätt till AI kan bäst beskrivas som att fokusera på resultaten, inte hypen, och att leverera på kundernas behov genom att stärka användarna,” skriver Siemens PLM-chef och fortsätter:
”Detta är ändå bara början för Siemens EDA, med planerade möjligheter att klara av de ständigt ökande halvledaraktiverade designutmaningarna, såväl som att integrera elektroniksystem i produktens hela livscykel. Från tidig integrering inom den omfattande digitala tvillingen, till produktdrift i livet, betyder denna utveckling inte bara omformningen av branschen utan också de spännande möjligheter som AI och ny teknik öppnar för framtiden.”
Möter den ökande komplexiteten
En viktig bit i utvecklingen på EDA-området är alltså att IC-designer (integrerade kretsar) bara fortsätter att växa i både storlek och komplexitet. Ett effekt av detta är att ingenjörerna måste identifiera och ta itu med testbarhetsproblem på ett så tidigt stadium som möjligt i utvecklingen av en design. Siemens Tessent-mjukvara hjälper dem att möta detta behov genom att möjliggöra analys och infogning av en stor majoritet av deras DFT-logik mycket tidigt i designflödet, utföra snabb syntes och sedan köra ATPG (automatisk testmönstergenerering) för att identifiera och adressera avvikande block och vidta lämpliga åtgärder.
Med nya Tessent RTL Pro utökas Tessent-portföljens redigeringsmöjligheter av designen och automatiserar analysen och infogningen av testpunkter, omslagsceller och x-bounding-logik tidigare i designflödet. På sista raden bidrar detta till en potential att förkorta designcyklerna och förbättra testbarheten för mönster.
Till skillnad från konkurrerande lösningar hanterar Tessent RTL Pro komplexa Verilog- och SystemVerilog-konstruktioner samtidigt som utseendet och känslan av den ursprungliga RTL-designen bibehålls.
Först-i-branschen-funktionalitet
I pressmaterialet skriver Siemens att, ”den nya lösningen fungerar med Siemens marknadsledande Tessent DFT-verktyg för att leverera först-i-branschen funktionalitet. Tessent RTL Pro möjliggör analys av RTL-komplexitet och dess anpassningsförmåga för införande av testpunkter, och utvärderar om kundens RTL-struktur kan redigeras effektivt, vilket är en kritisk faktor när man lägger till testpunkter genom hela designen. Denna innovativa funktionalitet kan hjälpa kunder att minska sin design-turn-around-tid och förbättra time-to-market.”
Man noterar vidare att Tessent RTL Pros ”skift-vänster-funktion” bidrar till att förbättra förmågan hos tredjepartsverktyg att optimera area och timing när man lägger till DFT-logik före syntes, vilket bara lämnar skanningsinförande för ”grindnivån”. Designinsättning sker på RTL-utvecklingsstadiet, med RTL-utgång, vilket möjliggör sömlös integration med tredjeparts syntes- och verifieringsprogram. Dessutom genererar RTL Pro designfiler som fungerar med alla nedströmssyntes- eller verifieringsflöden, utan att kräva en process med slutet flöde.
– Tessent RTL Pro är en förlängning på vår strävan att tillhandahålla branschens mest avancerade lösningar till chipdesigners och DFT-ingenjörer för deras designflöden, säger Ankur Gupta, VP och general manager på Tessent-divisionen inom Siemens Digital Industries Software. Han tillägger:
– Med förmågan att analysera och infoga omslagsceller, x-bounding-logik och VersaPoint-testpunkter i RTL-stadiet av designen, kan kunder nu utöka sina initiativ för att flytta åt vänster genom att avsevärt förbättra testbarheten för deras design.
Renesas – ett intressant kundcase
Renesas, ett ledande halvledarföretag, har anammat Tessent RTL Pro för att främja sin halvledardesign.
– Att använda Tessent RTL Pro för vår nästa generations halvledardesign för fordon gör det möjligt för oss att utöka vår vänsterväxlingsstrategi och minska upprepningarna av det konventionella designflödet. Detta är möjligt samtidigt som vi bibehåller klassens bästa täckning och antal mönster, kommenterar Tatsuya Saito, seniorchef EDA-ingenjör, Digital Design Technology Department, Shared R&D EDA Division Renesas Electronics. Förmågan att förse våra back-end- och verifieringsteam med samma, kompletta designvy som innehåller alla Tessent IP, inklusive VersaPoint-testpunkter i RTL, är avgörande för vår konkurrenskraft, summerar han saken.
